第一部分方案与芯片01–04
第二部分封装与电感05–08
第三部分热与可靠性09–10
第四部分产业与路线11–14
系列
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技术路线与落地规划从浙大谐振 Sigma 一路讲到晶圆级供电：这颗 IVR 解决了什么、卡在哪里，能做和能落地的事。
先进封装与晶圆级供电CoWoS 的 3.3、5.5、14 倍光罩，CoWoP 和 SoW-X 怎么做，背面供电，再到 SoP、3D 叠层和光互连。
氮化镓与硅集成技术Intel DrGaN 在 300 mm 硅基 GaN 上单片集成 CMOS 驱动，这条线 2019–2026 的进展和其他组的工作。
国产市场与竞品分析模块能用在哪些国产 AI 芯片和服务器 CPU 上、它们现在怎么供电，以及 Empower 和 Ferric 的产品对比。
磁性材料与电感选型国内能找到的磁浆、压制磁芯和粉料，各类封装内电感的优劣，以及国内外谁做得最好。
片上电迁移与载流能力每相 20 A 从功率管穿过金属、通孔、焊盘和焊点，逐段核对电迁移寿命够不够。
模块热仿真与散热分析模块焊在 PCB 上、顶面压冷板的三维稳态导热仿真，160 A 共 15.3 W、200 A 共 21.5 W 两个工况。
封装工艺与制造流程从一块空的磁性芯板开始，一步一步做到塑封完，每一步画同一相的两张剖面。
第八版封装三维结构沿用第六版平面图形，L1、L2 铜加厚，200 A 直流损耗从 3.24 W 降到 2.77 W。附可拖动的三维模型。
倒装焊点设计与加工2,288 个焊盘、节距 100 µm 的 MPW 裸片：化学镀 Ni/Pd/Au 加焊料回流，谁能做、怎么做、每个尺寸指哪里。
单相单元布局与金属分层单元第二版：M8、M9 叠成整片 VIN 和 GND，CBH、CBL 拆成条插进每排功率管之间。
十相芯片整体布局按现有器件尺寸排的 10 相 die 草案，约 30.7 mm²，每个块都按实际面积、同一比例画。
输入电容与电感布局取舍功率级正下方放 Cin 还是放电感：放电感每相省约 50 mW，但 Cin 回路电感涨到 3～6 倍，过冲超限。
相数选择与十相方案效率和过压对相数不敏感，决定相数的是封装里磁套要占的面积；10 相在常见磁材下都放得下。
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归档
2026 年 10 月14 篇
- 10-23技术路线与落地规划IVR 技术资料 · 14
- 10-23先进封装与晶圆级供电IVR 技术资料 · 13
- 10-22氮化镓与硅集成技术IVR 技术资料 · 12
- 10-22国产市场与竞品分析IVR 技术资料 · 11
- 10-22磁性材料与电感选型IVR 技术资料 · 06
- 10-21片上电迁移与载流能力IVR 技术资料 · 10
- 10-21模块热仿真与散热分析IVR 技术资料 · 09
- 10-21封装工艺与制造流程IVR 技术资料 · 07
- 10-20第八版封装三维结构IVR 技术资料 · 05
- 10-19倒装焊点设计与加工IVR 技术资料 · 08
- 10-19单相单元布局与金属分层IVR 技术资料 · 04
- 10-18十相芯片整体布局IVR 技术资料 · 03
- 10-18输入电容与电感布局取舍IVR 技术资料 · 02
- 10-18相数选择与十相方案IVR 技术资料 · 01